728x90 [컴퓨터구조] #16. Cache(2) Lec 16. Cache_2 (Large and Fast: Exploiting Memory Hierarchy) - Performance Execution time = CPU execution cycles + memory stall cycles (실행 시간) = (CPU가 의미있게 돌아가는 시간) + (메모리에 접근하느라 멈춰있는 시간) CPU time = #insts × CPI(=명령어 당 사이클 수) × T = clock cycles(=총 소요되는 사이클 수) x T = (CPU execution clock cycles + Memory-stall clock cycles) x T *가정 : cache hit does not require any extra CPU cycle for execution. MA.. 2022. 6. 3. [프로그래밍언어론] 6~13장 용어 정리 정의 싹 다 암기하기 (주관식) ex) qualification의 정의를 써라. 13장, 10장, 8장, 7장, 6장 순 모니터(monitor) 자원 요청을 제어하기 위하여, 또는 병렬 프로세스들이 한번에 한 개씩 이용할 수 있게 자원에 접근하도록, 자료 객체를 다룰 수있는 연산들의 집합을 가진 공유 자료 객체. 세마포어(semaphore) 두 개 이상의 태스크가 사용 가능한 자원에 접근을 큐로써 제어하기 위한 자료구조임. 그러나 어느 한 시간에 오직 하나의 태스크만이 사용가능함. 임계구역(critical section) 어떤 태스크의 일부분으로 이 부분을 실행 시에는 이 태스크의 다른 부분이나 다른 태스크들의 실행이 금지된다. 코루틴(coroutines) 어떤 실행 후에 다시 호출되었을 때, 이전의 실.. 2022. 5. 31. [컴퓨터구조] #15. Cache(1) Lec 15. Cache_1 (Large and Fast: Exploiting Memory Hierarchy) - CPU vs Memory Performance CPU 성능 : 1.5년마다 2배의 속도로 성장 DRAM 성능 : 10년마다 2배의 속도로 성장 -> 성능 격차⬆ -> memory wall : 컴퓨터 시스템의 성능을 끌어올리는데 메모리가 벽(장애)으로 작용 - Memory Wall : CPU와 DRAM의 성능격차가 점점 커져서, 성능 결정이 거의 메모리에 의해서 됨. -> memory hiearchy design(메모리를 계층적으로 설계) 이 중요해짐. ex) SRAM(속도⬆,가격⬆) - DRAM - Magnetic disk(속도⬇, 가격⬇) - Cache : small memory insid.. 2022. 5. 29. [컴퓨터구조] #14. Pipeline MIPS(3) Lec 14. Pipeline MIPS_3 (The Processor) - Dependencies (lec 12 참고) ② Data Hazards : 두개의 인접한 명령어 사이에 존재하는 data의 dependency로 인해 발생(데이터 의존성). * 해결책1 : Forwarding (or Bypassing) * 해결책2 : Code Scheduling to Avoid Stalls ③ Control Hazards : 조건의 참/거짓을 알아야 다음 명령어를 알 수 있음. * 해결책1 : Add hardware in ID stage * 해결책2 : Delayed Branch - ② Data Hazards * 해결책1 : Insert nop (0x0000_0000) -> 기능적으로는 문제없지만 성능적으로 2c.. 2022. 5. 20. [컴퓨터구조] #13. Pipeline MIPS(2) Lec 13. Pipeline MIPS_2 (The Processor) * datapaths / controllers - Pipelined Datapath flip-flop (datapath) = pipeline register : stage 구분용. 이전 stage의 값을 기억했다가 새로운 클럭(rising edge)일 때마다 다음 stage에 넘겨줌. - lw * WB 단계에서 주의할 점) Write register를 저장해두었다가 사용해야함! : WB 단계에서 lw $s0, 8($t1) 명령어를 처리중인데, 그 시점에 Write register 에 접근하면 lw 명령어 이후에 fetch한 다른 명령어로 부터 나온 타겟($s0 이 아닌 것)을 가리킬 수 도 있음. 따라서 lw에서의 타겟을 알맞게 지칭.. 2022. 5. 13. [컴퓨터구조] #12. Pipeline MIPS(1) Lec 12. Pipeline MIPS_1 (The Processor) - Processor Performance single-cycle processor ( 한 clk에 하나의 명령어 실행) 의 성능은 long critical path delay 에 의해 제한됨. (critical path 가 clock frequency 를 제한함) ( *lec 11 참고 가장 오래 걸리는 경로가 critical path임. add, sw, lw중에서는 lw가 critical path. critical path가 짧을수록 performance 좋아짐. ) => 더 나은 방법?? 1) 반도체 기술에 의존 (small sized transistors) 2) Pipelining !!! - Pipelining Response.. 2022. 5. 11. 이전 1 ··· 4 5 6 7 8 9 10 11 다음 728x90
